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讲述半导体测量的流程

2020-11-03 14:28:47

讲述半导体测量的流程

       传统意义的半导体测量指基于ATE机台的产品测试,分为wafer level的CP测试(chip probing)或FE测试(FrontEnd test)和封装之后的FT测试(final test)或BE测试(backend test)。当然随着WLCSP (wafer level chip scale package)封装的推广,越来越多产品只需要CP测试后就可以切割分片供货了。

       传统的半导体测量是高度依赖DFT设计,完备的DFT设计可以提供高故障覆盖率的测试激励,保证半导体测试可以用较小的时间成本筛选出有故障的芯片。但是随着芯片软硬件复杂度的提高,许多问题无法或很难抽象出相应的故障模型,因此SLT(system level test)也被多数公司采用,放在FT测试之后整个FT测试的故障覆盖率,保证DPM(defects per million )满足客户需求。

       芯片根据应用领域,温度和可靠性要求的不同,需要定义不同的test insertion。比如汽车电子的产品测试流程如下共有5个test insertion,如此多的test insertion是因为汽车电子的DPM要求zero defect,必须在不同温度下多次测试地筛选新品。

       而一般用于消费类比如手机通讯的芯片,因为不涉及生命和公共安全,DPM要求一般在500附近,因此测试的流程也尽可能的简化去降低测试成本。根据工艺在不同温度对logic/sram的影响,决定wafer和device的测试温度。


半导体测量


       因为增加一个test insertion,测试成本就会显著增加,产品利润就会降低。因此半导体测试的一个重要工作是研究如何用尽量少的test insertion达到同样的DPM目标。

       在项目的早期定下目标是“量产程序需要去除device test@cold,burn-in以及SLT”,在早期测试程序开发过程中,就需要研究尝试如何在保留的test insertion中增加更多的测试(比如scan/mbist/IO stress测试,更严格的pass/fail limit等等),以达到筛选出同样有问题的芯片。

       如何定义不同test insertion的测试内容呢? 概括而言是需要测试工程师根据故障概率,测试时间和测试条件的综合评估而定。

       wafer test使用探针卡+probe实现芯片与ATE机台的电气连接,一般而言探针卡的接触电阻以及感性阻值较大,尽量避免测试频率高的测试(限制在50M~100M以内),而将重点放在scan/mbist等故障率比较高的测试上,保证90%以上的defect可以在wafer level筛出而不浪费assembly和FT测试的cost。

       FT测试一般在早期需要实现所有的测试以保证测试覆盖率。除了筛选defect之外,一般FT测试还需trim一些analog模块比如bandgap,reference current,reference resistance等等,以及其他一些需要将结果写到fuse内的测试。

       SLT一般使用类似系统应用板搭建的mini-system执行系统应用软件,筛选出无法用DFT的故障模型表征的defect,或者是ATE机台受限的一些和性能相关的功能测试。但是因为SLT测试不容易提供工艺和设计改进需要的具体数据,一般需要在量产过程中提高ATE测试的故障覆盖率以及有效性,减少进入SLT测试的defect device的数量,目标是去除SLT测试。

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